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Electronic circuit design, testing and experimentation (2)

中国大学MOOC答案

对于通过verilogHDL描述电路时有时会使用到case语句，对于case语句，如果在其中一个分支下面需要描述的语句多于一条，正确的处理方式是

对于通过verilogHDL描述电路时有时会使用到case语句，对于case语句，如果在其中一个分支下面需要描述的语句多于一条，正确的处理方式是
A、使用小括号（）进行区域限定操作 B、使用中括号[ ]进行区域限定操作 C、可以不用理会，正常的描述 D、使用begin…end方式进行区域限定操作 E、使用大括号{}进行区域限定操作 F、使用符号对/**/进行区域限定操作 喵查答案：使用begin…end方式进行区域限定操作 ……继续阅读 »

中国大学MOOC答案

现在定义了一个1位的加法器addbit（ci，a， b， co， sum），模块的结果用表达式表示为{co， sub}=a+b+ci，其中a, b为两个加数，ci为来自低位的进位， sum为和， co为向高位的进位，如果以此1位加法器构建四位加法器，同时定义顶层模块中的端口信号和中间变量的定义：output   [3:0]   result;   //4位输出结果    output          carry;   //进位输出                                          input    [3:0]    r1,  r2; //两个4位加数                                          input            ci;     //来自低位的进位信号                                                   wire     [3:0]    r1,  r2,  result; //线型类型定义                                   wire       ci,  carry,  c1,  c2,  c3; //线型类型定义和中间变量下面通过层次调用的方式进行逻辑实现中的表达式正确的是

现在定义了一个1位的加法器addbit（ci，a， b， co， sum），模块的结果用表达式表示为{co， sub}=a+b+ci，其中a, b为两个加数，ci为来自低位的进位， sum为和， co为向高位的进位，如果以此1位加法器构建四位加法器，同时定义顶层模块中的端口信号和中间变量的定义：<strong>output   [3:0]   result;   //4位输出结果</strong><strong>    output          carry;   //进位输出                                      </strong><strong>    input    [3:0]    r1,  r2; //两个4位加数                                      </strong><strong>    input            ci;     //来自低位的进位信号                                               </strong><strong>    wire     [3:0]    r1,  r2,  result; //线型类型定义                               </strong><strong>    wire       ci,  carry,  c1,  c2,  c3; //线型类型定义和中间变量</strong>下面通过层次调用的方式进行逻辑实现中的表达式正确的是
A、addbit (r1, r2, ci, result, c1) B、addbit (r1[0], r2[0], ci, result[0], c1) C、addbit U0 (ci, r1[0], r2[0], result[0], c1) D、addbit U0 (ci, r1[0], r2[0], cl, result[0]) E、addbit U0……继续阅读 »