已知Nexys4开发板外部时钟信号频率为100MHz，数字钟用来产生秒信号的时钟信号频率为1Hz，若采用计数器对100MHz的外部时钟分频得到1Hz的秒信号，请问该计数器至少需要多少位？（）
已知某verilog仿真测试文件时钟信号描述如下： parameter PERIOD = 10; always begin CLK = 1’b0; #(PERIOD/2) CLK = 1’b1; #(PERIOD/2); end 且该verilog文件顶部有如下代码：`timescale 1us / 1ns，则模拟仿真时钟周期是（）
VHDL语言相对verilog语言更早成为国际标准
HDL在执行方式上总体是以并行的方式工作的
VerilogHDL语法中的关键词是区分大小写的
assign语句只能描述组合逻辑
always模块只能描述时序逻辑
and是Verilog语法中预先定义了的门级原型
Verilog语法中通过拼接运算符{ }来将两个小位宽的数据组合成大位宽的数据
通过层次调用的方式来实现较为复杂的电路逻辑时，可采用端口对应的方式来完成层次调用，如果底层模块里头有顶层模块里头不需要的输出信号时，可以在引用的端口名表项的地方不关联顶层的变量
时序逻辑只能使用非阻塞逻辑
使用高级语句case描述电路时，default语句必须进行描述
verilog 语法中，间隔符号主要包括
在verilogHDL的数字表达方式用，和十进制数127表示的数字相同的表达方式有
通过verilogHDL描述电路的方式有