下列Verilog HDL程序所描述的是一个计数器，该计数器的模是（ ）module count(CLK,OUT);input CLK; output reg [3:0] OUT; always @(negedge CLK)begin if(OUT = =4’d11) OUT <= 0;else OUT <= OUT +1; end endmodule
![下列Verilog HDL程序所描述的是一个计数器，该计数器的模是（ ）<strong>module </strong>count(CLK,OUT);<strong>inp</strong>ut CLK; <strong>output reg</strong> [3:0] OUT; <strong>always </strong>@(<strong>negedge</strong> CLK)<strong>begin </strong> <strong>if</strong>(OUT = =4’d11) OUT <= 0;<strong>else</strong> OUT <= OUT +1;<strong> end</strong> <strong>endmodule</strong>](https://www.catpuzi.com/wp-content/themes/Git-alpha/timthumb.php?src=https://www.catpuzi.com/wp-content/themes/Git-alpha/assets/img/pic/7.jpg&h=160&w=260&q=90&zc=1&ct=1)
标签：现代数字电子技术基础
在语句assign Y = sel ? 0 : 1;中，当sel=0时，Y的值为( )
阻塞性赋值运算符为（ ）。
非阻塞性赋值运算符为（ ）。
在verilog HDL中，下列语句哪个不是条件语句？（ ）
在verilog HDL中，下列语句哪个不是循环语句？（ ）
已知 a =2’b10，b=3’b110，那么{a,b}＝（ ）
触发器的状态通常指输出端的状态。
由或非门构成的基本SR锁存器在S=1、R=0时，将使锁存器进入置位状态。
JK触发器在JK输入信号的作用下可以工作在4个状态——置1，置0，保持和翻转。
JK触发器当JK都为1时，下一个状态维持与现态一致。
T触发器的下一状态与T输入信号保持一致。
SR触发器输入信号的约束条件为S+R=0。
锁存器和触发器都属于双稳态电路，它们存在两个稳定状态，从而可存储、记忆1位二进制数据。对吗？
虽然传输门控D锁存器和逻辑门控 D锁存器的电路结构不同，但逻辑功能是完全相同的。对吗？