verilogHDL中对于变量的定义一般有wire和reg两种，若a为wire型，b为reg型，其余信号不确定，所有信号位宽都是一位的，下面的描述错误的是
对于通过verilogHDL描述电路时有时会使用到case语句，对于case语句，如果在其中一个分支下面需要描述的语句多于一条，正确的处理方式是
在使用verilog描述一个二选一的数据选择器时，使用一条语句来进行描述 assign out1=（sel & b）|（~sel & a），这条语句对应的是课程讲解中的
非阻塞赋值使用符号（）来表示
有如下一个描述电路的verilogHDL程序段always @ (a or b or c or d or tmp1 or tmp2) begin tmp1 <= a & b; tmp2 <= c | d; y <= tmp1 | tmp2; end初始值a=0， b=1， c=0， d=0， tmp1=0， tmp2=0， y=0 如果这个时候发生变化a=1， 请推算变化稳定后的 tmp 和 tmp2， y 的值是
现在定义了一个1位的加法器addbit（ci，a， b， co， sum），模块的结果用表达式表示为{co， sub}=a+b+ci，其中a, b为两个加数，ci为来自低位的进位， sum为和， co为向高位的进位，如果以此1位加法器构建四位加法器，同时定义顶层模块中的端口信号和中间变量的定义：output [3:0] result; //4位输出结果 output carry; //进位输出 input [3:0] r1, r2; //两个4位加数 input ci; //来自低位的进位信号 wire [3:0] r1, r2, result; //线型类型定义 wire ci, carry, c1, c2, c3; //线型类型定义和中间变量下面通过层次调用的方式进行逻辑实现中的表达式正确的是
当TTL与非门的输入端悬空时相当于输入为逻辑1。
普通的逻辑门电路的输出端不可以并联在一起，否则可能会损坏器件。
三态门的三种状态分别为：高电平、低电平、不高不低的电压。
TTL OC门（集电极开路门）的输出端可以直接相连，实现线与。
CMOS 电路和 TTL 电路在使用时，不用的输入管脚可悬空。
CMOS 电路比 TTL 电路功耗大。
在 TTL 电路中通常规定逻辑1电平额定值为 5V 。
下列各种门电路中哪些不可以将输出端并联使用（输入端的状态不一定相同）
三态门输出高阻状态时，下列说法正确的是（）