使用高级语句case描述电路时，default语句必须进行描述
verilog 语法中，间隔符号主要包括
在verilogHDL的数字表达方式用，和十进制数127表示的数字相同的表达方式有
通过verilogHDL描述电路的方式有
verilogHDL中已经预先定义了的门级原型的符号有
在课程内容中，讲解过的正确的层次调用方法有
讲解中提到的VHDL和Verilog 这两中HDL语言先后与1987年和1995年成为（）标准
verilogHDL的基本结构中通常需要进行模块范围的定义，VerilogHDL的模块范围的定义的开始和结束方式是
verilog中经常使用（）来表示一个常量，用以提高程序的可读性，且经常用于定义变量的宽度
Verilog基本语法中通常表示不确定的逻辑状态和高阻态的符号分别是
verilogHDL中对于变量的定义一般有wire和reg两种，若a为wire型，b为reg型，其余信号不确定，所有信号位宽都是一位的，下面的描述错误的是
对于通过verilogHDL描述电路时有时会使用到case语句，对于case语句，如果在其中一个分支下面需要描述的语句多于一条，正确的处理方式是
在使用verilog描述一个二选一的数据选择器时，使用一条语句来进行描述 assign out1=（sel & b）|（~sel & a），这条语句对应的是课程讲解中的
非阻塞赋值使用符号（）来表示
有如下一个描述电路的verilogHDL程序段always @ (a or b or c or d or tmp1 or tmp2) begin tmp1 <= a & b; tmp2 <= c | d; y <= tmp1 | tmp2; end初始值a=0， b=1， c=0， d=0， tmp1=0， tmp2=0， y=0 如果这个时候发生变化a=1， 请推算变化稳定后的 tmp 和 tmp2， y 的值是