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中国大学MOOC答案
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下列Verilog HDL程序所描述电路功能是（ ）
module
ShiftReg (Q,Din,CP,CLR_);
input
Din; //Serial Data inputs
input
CP, CLR_; //Clock and Reset
output
reg
[3:0] Q; //Register output
always
@
(
posedge
CP
or
negedge
CLR_)
if
(!CLR_) Q <= 4'b0000;
else begin
//Shift right Q[0] <= Din; Q[3:1] <= Q[2:0];
end
endmodule
下列Verilog HDL程序所描述电路功能是（ ）
module
ShiftReg (Q,Din,CP,CLR_);
input
Din; //Serial Data inputs
input
CP, CLR_; //Clock and Reset
output
reg
[3:0] Q; //Register output
always
@
(
posedge
CP
or
negedge
CLR_)
if
(!CLR_) Q <= 4'b0000;
else begin
//Shift right Q[0] <= Din; Q[3:1] <= Q[2:0];
end
endmodule
中国大学MOOC答案
数据帝
2024-04-15
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A、移位寄存器
B、并行寄存器
C、计数器
D、分频器
喵查答案：
移位寄存器
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已知 a =3’b101，b=5’b11001，那么{b,a}＝（ ）
下列Verilog HDL程序所描述电路功能是（ ）
module
Dataflow( A, En, Y);
input
[2:0] A; //输入端口声明
input
En; //输入端口声明
output
[7:0]Y; //输出端口声明
assign
Y[0] = ~( En & ~A[2] & ~A[1] & ~A[0] );
assign
Y[1] = ~( En & ~A[2] & ~A[1] & A[0] );
assign
Y[2] = ~( En & ~A[2] & A[1] & ~A[0] );
assign
Y[3] = ~( En & ~A[2] & A[1] & A[0] );
assign
Y[4] = ~( En & A[2] & ~A[1] & ~A[0] );
assign
Y[5] = ~( En & A[2] & ~A[1] & A[0] );
assign
Y[6] = ~( En & A[2] & A[1] & ~A[0] );
assign
Y[7] = ~( En & A[2] & A[1] & A[0] );
endmodule
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数据帝
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