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已知 a =3’b101,b=5’b11001,那么{b,a}=( )
已知 a =3’b101,b=5’b11001,那么{b,a}=( )
中国大学MOOC答案
数据帝
2024-04-15
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A、5’b11110
B、5’b11001
C、8’b11001101
D、8’b10111001
喵查答案:
8’b11001101
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已知 a =4’b1010,b=4’b1100,那么a & b=( )
下列Verilog HDL程序所描述电路功能是( )
module
ShiftReg (Q,Din,CP,CLR_);
input
Din; //Serial Data inputs
input
CP, CLR_; //Clock and Reset
output
reg
[3:0] Q; //Register output
always
@
(
posedge
CP
or
negedge
CLR_)
if
(!CLR_) Q <= 4'b0000;
else begin
//Shift right Q[0] <= Din; Q[3:1] <= Q[2:0];
end
endmodule
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数据帝
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