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喵查铺子

中国大学MOOC答案

下列Verilog HDL程序所描述电路功能是（   ）module ShiftReg (Q,Din,CP,CLR_);   input Din;             //Serial Data inputs         input CP, CLR_;        //Clock and Reset   output reg [3:0] Q;    //Register output   always @ (posedge CP or negedge CLR_)     if (!CLR_) Q <= 4'b0000;     else begin            //Shift right        Q[0] <= Din;    Q[3:1] <= Q[2:0];      endendmodule

下列Verilog HDL程序所描述电路功能是（   ）<strong>module</strong> ShiftReg (Q,Din,CP,CLR_);   <strong>input</strong> Din;             //Serial Data inputs         <strong>input</strong> CP, CLR_;        //Clock and Reset   <strong>output</strong> <strong>reg</strong> [3:0] Q;    //Register output   <strong>always</strong> <strong>@</strong> (<strong>posedge</strong> CP <strong>or</strong> <strong>negedge</strong> CLR_)     <strong>if</strong> (!CLR_) Q <= 4'b0000;     <strong>else begin            </strong>//Shift right        Q[0] <= Din;    Q[3:1] <= Q[2:0];      <strong>end</strong><strong>endmodule</strong>
A、移位寄存器 B、并行寄存器 C、计数器 D、分频器 喵查答案：移位寄存器 ……继续阅读 »

中国大学MOOC答案

如下Verilog HDL程序所描述的是一个触发器，对它的描述正确的是（   ）module FF(Q,DATA,CLK)input DATA,CLK;output Q;reg Q; always @ (posedge CLK) begin Q <= DATA; endendmodule

如下Verilog HDL程序所描述的是一个触发器，对它的描述正确的是（   ）module FF(Q,DATA,CLK)input DATA,CLK;output Q;reg Q; always @ (posedge CLK) begin Q <= DATA; endendmodule
A、该触发器对CLK信号的高电平敏感。 B、该触发器对CLK信号的低电平敏感。 C、该触发器对CLK信号的上升沿敏感。 D、该触发器对CLK信号的下降沿敏感。 喵查答案：该触发器对CLK信号的上升沿敏感。 ……继续阅读 »