为减小频率计的测频误差，测频计数时间越短越好
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喵查铺子
在ISE FPGA开发流程中进行实现（Implement）之前应该完成以下哪些步骤
可以通过新增以下哪些类型文件添加ChipScope调试IP核（）
数字钟的设计实验示例中，采用了分层次、分模块的设计方法，请问示例实现中共分为几层次？
数字频率计设计示例中的测频计数模块共有多少个状态（）
6位7段数码管动态显示模块如图1，要求人眼看到所有数码管同时显示各自对应的数字，控制数码管位选信号的动态扫描时钟信号频率约为多少（）
已知Nexys4开发板外部时钟信号频率为100MHz，数字钟用来产生秒信号的时钟信号频率为1Hz，若采用计数器对100MHz的外部时钟分频得到1Hz的秒信号，请问该计数器至少需要多少位？（）
已知某verilog仿真测试文件时钟信号描述如下： parameter PERIOD = 10; always begin CLK = 1’b0; #(PERIOD/2) CLK = 1’b1; #(PERIOD/2); end 且该verilog文件顶部有如下代码：`timescale 1us / 1ns，则模拟仿真时钟周期是（）
VHDL语言相对verilog语言更早成为国际标准
HDL在执行方式上总体是以并行的方式工作的
VerilogHDL语法中的关键词是区分大小写的
assign语句只能描述组合逻辑
always模块只能描述时序逻辑
and是Verilog语法中预先定义了的门级原型
Verilog语法中通过拼接运算符{ }来将两个小位宽的数据组合成大位宽的数据
