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下面是将输入的4位二进制数转换成为两个8421 BCD码的程序，该程序正确吗？module _4bitBIN2bcd(Bin, BCD1,BCD0);       input [3:0] Bin;       output reg[3:0] BCD1, BCD0;       always @(Bin)       begin              {BCD1, BCD0} = 8’h00;              if(Bin < 10)                      begin                            BCD1 = 4’h0;                            BCD0 = Bin;                     end              else                     begin                            BCD1 = 4’h1;                            BCD0 = Bin-4’d10;                     end                             endendmodule

下面是将输入的4位二进制数转换成为两个8421 BCD码的程序，该程序正确吗？<strong>module</strong> _4bitBIN2bcd(Bin, BCD1,BCD0);      <strong> input</strong> [3:0] Bin;       <strong>output reg</strong>[3:0] BCD1, BCD0;       <strong>always</strong> @(Bin)      <strong> begin</strong>              {BCD1, BCD0} = 8’h00;             <strong> if</strong>(Bin < 10)                     <strong> begin</strong>                            BCD1 = 4’h0;                            BCD0 = Bin;                     <strong>end</strong>              <strong>else</strong>                     <strong>begin</strong>                            BCD1 = 4’h1;                            BCD0 = Bin-4’d10;                    <strong> end    </strong>                      <strong>   end</strong><strong>endmodule</strong>
A、正确 B、错误 喵查答案：正确 ……继续阅读 »

下列Verilog HDL程序所描述电路功能是（   ）module Dataflow( A, En, Y);      input [2:0] A;          //输入端口声明      input  En;               //输入端口声明      output [7:0]Y;        //输出端口声明    assign  Y[0] = ~( En & ~A[2] & ~A[1] & ~A[0] );    assign  Y[1] = ~( En & ~A[2] & ~A[1] &  A[0] );    assign  Y[2] = ~( En & ~A[2] &  A[1] & ~A[0] );    assign  Y[3] = ~( En & ~A[2] &  A[1] &  A[0] );    assign  Y[4] = ~( En &  A[2] & ~A[1] & ~A[0] );    assign  Y[5] = ~( En &  A[2] & ~A[1] &  A[0] );    assign  Y[6] = ~( En &  A[2] &  A[1] & ~A[0] );    assign  Y[7] = ~( En &  A[2] &  A[1] &  A[0] );endmodule

下列Verilog HDL程序所描述电路功能是（   ）<strong>module</strong> Dataflow( A, En, Y);      <strong>input</strong> [2:0] A;          //输入端口声明      <strong>input</strong>  En;               //输入端口声明      <strong>output</strong> [7:0]Y;        //输出端口声明   <strong> assign</strong>  Y[0] = ~( En & ~A[2] & ~A[1] & ~A[0] );    <strong>assign </strong> Y[1] = ~( En & ~A[2] & ~A[1] &  A[0] );    <strong>assign</strong>  Y[2] = ~( En & ~A[2] &  A[1] & ~A[0] );    <strong>assign</strong>  Y[3] = ~( En & ~A[2] &  A[1] &  A[0] );    <strong>assign</strong>  Y[4] = ~( En &  A[2] & ~A[1] & ~A[0] );    <strong>assign</strong>  Y[5] = ~( En &  A[2] & ~A[1] &  A[0] );    <strong>assign</strong>  Y[6] = ~( En &  A[2] &  A[1] & ~A[0] );    <strong>assign</strong>  Y[7] = ~( En &  A[2] &  A[1] &  A[0] );<strong>endmodule</strong>
A、8/3线编码器 B、3/8线译码器 C、加法器 D、数据选择器 喵查答案：3/8线译码器 ……继续阅读 »

下列Verilog HDL程序所描述电路功能是（   ）module ShiftReg (Q,Din,CP,CLR_);   input Din;             //Serial Data inputs         input CP, CLR_;        //Clock and Reset   output reg [3:0] Q;    //Register output   always @ (posedge CP or negedge CLR_)     if (!CLR_) Q <= 4'b0000;     else begin            //Shift right        Q[0] <= Din;    Q[3:1] <= Q[2:0];      endendmodule

下列Verilog HDL程序所描述电路功能是（   ）<strong>module</strong> ShiftReg (Q,Din,CP,CLR_);   <strong>input</strong> Din;             //Serial Data inputs         <strong>input</strong> CP, CLR_;        //Clock and Reset   <strong>output</strong> <strong>reg</strong> [3:0] Q;    //Register output   <strong>always</strong> <strong>@</strong> (<strong>posedge</strong> CP <strong>or</strong> <strong>negedge</strong> CLR_)     <strong>if</strong> (!CLR_) Q <= 4'b0000;     <strong>else begin            </strong>//Shift right        Q[0] <= Din;    Q[3:1] <= Q[2:0];      <strong>end</strong><strong>endmodule</strong>
A、移位寄存器 B、并行寄存器 C、计数器 D、分频器 喵查答案：移位寄存器 ……继续阅读 »