如果示波器内外自检都正常，那么观测信号时就不必关心触发信源设置了
在利用卡诺图法进行化简时，必须使用最小项
在对输出逻辑表达式进行化简时，最简与或式一定是最简标准
本课程中，使用Tek示波器，其ACQUIRE获取设定应尽量保持“平均值”模式
在利用卡诺图法进行化简时，对于无关项的处理，根据需要可以当“0”处理，也可当“1”处理
组合逻辑电路设计中可以使用触发器
VHDL语音相对verilog语言更早成为国际标准
HDL在执行方式上总体是以并行的方式工作的
VerilogHDL语法中的关键词是区分大小写的
assign语句只能描述组合逻辑
Verilog 语言中子模块引用时只能以实例的方式嵌套在其他模块内，嵌套的层次没有限制。
Verilog 语言引用的子模块可以是一个设计好的Verilog 模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块。
Verilog 语言中对同一子模块实例化时模块端口可以位置关联和名称关联两种不同的方法混用
always模块只能描述时序逻辑
and是Verilog语法中预先定义了的门级原型
